提出了一种名为 AutoDNNchip 的 DNN 芯片生成器，它可以自动生成针对指定应用程序和数据集的基于 FPGA 和 ASIC 的 DNN 芯片实现，包括 IP 选择、块配置、资源平衡等，可以加快和简化 DNN 芯片的设计过程。实验结果表明，使用 AutoDNNchip 生成的加速器可以实现比专家级最先进加速器更好的性能（高达 3.86 倍的改进）。

Jan, 2020

参数化机器学习加速器可通过硬件加速深度神经网络和非神经网络的机器学习算法进行设计空间探索，其中采用了物理设计驱动的学习预测框架，结合后端功耗、性能和面积分析以及前端性能模拟，实现了对后端 PPA 和运行时能耗等系统指标的真实估计，并引入了完全自动化的设计空间探索技术，通过对架构和后端参数的自动搜索来优化后端和系统指标。实验结果表明，该方法在两种深度学习加速器平台（VTA 和 VeriGOOD-ML）的 ASIC 实现中，无论是商业 12 纳米工艺还是研究导向的 45 纳米工艺，都能以平均 7％或更低的预测误差一致准确地预测后端 PPA 和系统指标。

Aug, 2023

本文研究了 DNN 加速器的逼近计算和容错能力，提出使用逼近算术电路代替昂贵的故障注入检测，并开发了 GPU 模拟方法，同时通过网络故障的传播和掩蔽来实现精细化容错分析

May, 2023

本文介绍了 DANCE，它是一种不同 iable 方法，用于硬件加速设计和网络架构设计的共同探索，与现有方法相比，其可以在更短的时间内实现更优秀的准确性和硬件成本度量。

Sep, 2020

本文提出了一个基于 FPGA 的 DNN 加速器设计框架 DeepAxe, 考虑了准确性、可靠性和硬件性能之间的平衡，通过功能逼近来减少硬件平台的计算负担，为目标资源利用要求提供了一组 Pareto 最优的 DNN 实现设计空间点。

Mar, 2023

我们的工作通过识别最合适的 GPGPU 用于 CNN 推理系统，提出了一种加快 DSE 过程的方法。我们开发了一种快速而精确的技术来预测 CNN 推理过程中的功耗和性能，MAPE 分别为 5.03％和 5.94％。这种方法使计算机架构师能够在开发初期估计功耗和性能，减少了大量原型的必要性。这不仅节省了时间和金钱，同时也改善了上市时间。

Aug, 2023

本文提出了一种名为 AnalogNAS 的自动化 DNN 设计框架，目标是部署在模拟内存计算推理加速器上，通过大量的硬件模拟，展示 AnalogNAS 在各种 TinyML 任务上的性能，以及在 64 核 IMC 芯片上实现的模型较 SOTA 模型具有更高的准确性。

May, 2023

通过硬件感知的神经架构搜索，预训练和迁移学习方法来改进神经网络的部署效率，并提出了综合性的延迟预测模型，能够有效地提高硬件延迟预测的准确性。

Mar, 2024

本文研究了公开宣布具有性能和功耗数字的多核处理器和加速器的现状，发现其中一些趋势，包括功耗、数字精度以及推理与训练等方面的趋势，并选择并测试了两个低尺寸、重量和功率的商用加速器的实际表现，将其与报道的性能和功耗数值进行比较，并将其与嵌入式应用程序中使用的 Intel CPU 进行评估。

Aug, 2019

DNA 是一个可搜索匹配网络和加速器，以最大化任务准确性和加速效率的不同 iable Network-Accelerator 同步搜索框架，在 FPGA 和 ASIC 合成中以高于 SOTA 的准确性和 FPS 为代价降低搜索时间

Oct, 2020