Feb, 2020

DNN-Chip Predictor：一种基于分析的深度神经网络加速器性能预测器，支持不同数据流和硬件架构

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TL;DR本文提出了 DNN-Chip Predictor，一种分析性能预测器，能够在实际实现之前准确预测 DNN加速器的能量、吞吐量和延迟，从而加快和提高 DNN 加速器的开发效率。该预测器具有分析性能公式，支持不同的算法对硬件映射方案（即数据流）和硬件体系结构。实验结果表明，使用不同的 DNN 模型、硬件体系结构和数据流时，预测性能与 FPGA/ASIC 实现的芯片测量结果的差异不超过 17.66％。
发现论文，激发创造
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    May, 2018

  • 硬件感知机器学习：建模与优化

    本篇论文全面评估现有的面向硬件的深度学习模型建模和优化方法，提出几个值得探讨的研究方向，旨在让深度学习的应用对硬件系统和平台产生显著影响。

    Sep, 2018

  • 代表性深度神经网络结构的基准分析

    本研究分析了当前用于图像识别的大多数深度神经网络 (DNN) 的性能指标，包括识别准确率、模型复杂度、计算复杂度、内存使用和推断时间等，并通过在两种不同计算机架构上的实验来测量指标，以帮助研究者们了解目前已经研究探索的解决方案及其未来发展方向，并帮助从业者选择最适合其资源限制的 DNN 架构。

    Oct, 2018

  • DNNVM: FPGA-based CNN加速器上利用异构优化的端到端编译器

    本文提出了用于深度学习框架的全栈编译器DNNVM，通过优化图表现形式、循环和数据布局、关键算法和支持验证等，将复杂的CNN模型转换成有向无环图（XGraph）并利用启发式子图同构算法枚举所有潜在的融合机会，并在全计算图中搜索执行策略的最佳选择， 在Xilinx ZU9 @330 MHz等设备上实现了与最新算法同等状态的性能，最终在VGG和ResNet50上达到了最先进的性能。

    Feb, 2019

  • FPGA/DNN Co-Design: 物联网边缘智能的高效设计方法

    本文提出了一种相结合的 FPGA/DNN 共同设计方法，包括自动设计流程和硬件优化的 DNN 模型搜索，结果表明在对象检测上该设计方案的 DNN 模型和加速器在交并比、帧数、功耗和能量效率等多个方面优于 GPU 解决方案。

    Apr, 2019

  • AutoDNNchip: 一种用于FPGAs和ASICs的自动化DNN芯片预测器和构建程序

    提出了一种名为AutoDNNchip的DNN芯片生成器，它可以自动生成针对指定应用程序和数据集的基于FPGA和ASIC的DNN芯片实现，包括IP选择、块配置、资源平衡等，可以加快和简化DNN芯片的设计过程。实验结果表明，使用AutoDNNchip生成的加速器可以实现比专家级最先进加速器更好的性能（高达3.86倍的改进）。

    Jan, 2020

  • 基于内存计算的用于安全关键系统的神经网络加速器: 最坏情况和保护

    对受设备变异影响的CiM DNN加速器的最坏情况性能进行确定，并提出一种名为A-TRICE的新型最坏情况感知训练技术，通过对抗训练和噪声注入训练有效地改进最坏情况下的DNN准确性。

    Dec, 2023

  • Spiker+: 边缘推理用高效Spiking神经网络FPGA加速器生成框架

    Spiker+是一个在FPGA上生成高效、低功耗、低面积的定制化脉冲神经网络（SNN）加速器的综合框架，在边缘进行推断。它通过配置多层硬件SNN、高效的神经元架构库和设计框架，以极少量的Python代码开发复杂的神经网络加速器。使用MNIST和SHD两个基准数据集进行测试，Spiker+在MNIST上表现出与最先进的SNN加速器相媲美的性能，资源分配需求为7,612个逻辑单元和18个Block RAMs，并且在处理一张输入图像的完整推断过程中仅消耗180mW的功耗。与最先进的加速器相比，延迟相当，为780微秒/图像。据作者所知，Spiker+是在SHD上进行测试的第一个SNN加速器，资源需求为18,268个逻辑单元和51个BRAM，功耗为430mW，并且在处理输入数据的完整推断过程中延迟为54微秒。这凸显了Spiker+在硬件加速的SNN领域的重要性，使其成为在资源和功耗受限的边缘应用中部署可配置和可调节的SNN架构的绝佳解决方案。

    Jan, 2024

  • 一种可配置和高效的神经网络硬件加速器内存层次结构

    我们提出了一个可配置的内存层次结构框架，旨在为深度神经网络(DNNs)的自适应内存访问模式提供数据，并在最小化所需内存容量的同时维持高加速器性能方面达到优化平衡。

    Apr, 2024

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    Sep, 2024