本文提出了一个新颖的 FPGA 加速器框架 DGNN-Booster，旨在解决动态图神经网络分析中的硬件部署问题。通过基于高层次综合的实时 DGNN 推断，DGNN-Booster 可以实现最多 5.6 倍的加速比，比 CPU、GPU 基线分别高 8.4 倍和 1000 倍以上。

Apr, 2023

通过 CPU-FPGA 异构系统，我们设计了一种新型加速器，通过算法 - 架构协同优化，提升 Graph Convolutional Networks 训练的速度。我们采用子图算法，优化特征传播，并提出基于 systolic array 的设计，实现了如此高效的加速。在 Xilinx Alveo U200 及 40 核 Xeon 服务器上，我们的设计比现有多核平台的最新实现快一个数量级，且几乎没有精度损失。

Dec, 2019

本研究介绍一种针对深度神经网络推理的覆盖层，通过引入一种轻量级的超长指令字（VLIW）网络支持控制和重新编程逻辑，以及实现了一个复杂的特定领域的图形编译器，以显著提高 CNNs/RNNs 的性能，最终在 Intel Arria 10 1150 上实现了～900 fps，并且对比以往研究，在性能方面有了巨大的进步。

Jul, 2018

AutoHLS 是一种将深度神经网络（DNN）与贝叶斯优化（BO）相结合的新型框架，用于加速高级综合（HLS）硬件设计优化，通过整合 DNNs 来预测在给定 FPGA 资源预算内的可合成性，实验证明其在探索时间上可达到 70 倍的加速。

Mar, 2024

介绍了基于 FPGA 进行神经网络推理的案例研究，其使用高级综合技术（HLS）构建机器学习模型，旨在为粒子物理学的高速实时事件处理提供支持，适用于很多场合，如寻找新的暗扇区粒子和测量希格斯玻色子等。

Apr, 2018

利用 Hessian-aware quantization (HAWQ) 来量化神经网络（NNs），Quantized Open Neural Network Exchange（QONNX）中间表示和 hls4ml 到 FPGA 和 ASIC 固件的工具流程将 NNs 高效地实现在硬件上，并在粒子物理应用程序中展示了这个工作流程，包括使用混合精度 NN 分类器对 HLC 质子 - 质子碰撞中的高动量粒子喷流进行优化。

Apr, 2023

高层次综合通过避免 RTL 编程显著加速了硬件设计过程。然而，当考虑了后布线结果质量（QoR）时，高层次综合的周转时间显著增加。为了解决这个问题，我们提出了一种用于 FPGA 高层次综合的分层后布线 QoR 预测方法，它具有：（1）一种从 C/C++ 程序直接估计延迟和后布线资源使用的建模流程；（2）一种有效表示源代码的控制流图和数据流图以及高层次综合指令的影响的图构建方法；（3）一种能够捕捉循环层次影响的分层 GNN 训练和预测方法。实验结果表明，我们的方法对于不同类型的 QoR 指标的预测误差小于 10%，相比于最先进的 GNN 方法有了巨大的改进。通过采用我们提出的方法，高层次综合中的设计空间探索运行时间缩短到了几十分钟，平均实现的 ADRS 值降低到了 6.91%。

Jan, 2024

本文介绍一种基于 Tensorflow 的开源工具流，可以将数值计算模型映射到可合成硬件，从而生成深度神经网络。这种工具流使用户可以用很少的 Python 代码生成计算深度神经网络。

Jul, 2018

通过对大型语言模型的空间加速进行研究，本文介绍了针对特定运算符或层的硬件单元专门化的方法，并通过数据流架构实现它们之间的直接通信，从而最小化片外内存访问延迟。研究通过在 AMD Alveo U280 FPGA 设备上实现 BERT 和 GPT2 模型，实验结果表明相较于之前的 FPGA 加速器，在 BERT 模型方面可以实现 16.1 倍的加速，在 GPT 生成推理方面，在前置阶段相较于 DFX，一个 FPGA 叠加层，在解码阶段相较于 NVIDIA A100 GPU，分别实现 2.2 倍的加速和 5.7 倍的能效提升。

Dec, 2023

本文提出了一种基于 FPGA 的资源高效的 GNN 架构，用于低延迟的粒子轨迹重建，该架构在 Xilinx UltraScale + VU9P 上的结果表明，相比于 CPU 和 GPU，性能提高了 1625X 和 1574X。

Jun, 2023