通过使用残余数系统（RNS），我们研究表明，利用 RNS 基于方法的模拟加速器在只使用 6 位精度的数据转换器的情况下，可以实现优于 FP32 精度的 99% 以上的先进 DNN 推断，而传统的模拟核在相同的 DNN 中需要超过 8 位的精度才能达到同样的准确性。此外，我们还使用 RNS 扩展了该方法到 DNN 训练中，可以使用 7 位整数运算高效地训练 DNN，并达到与 FP32 精度相媲美的准确性。最后，我们提出了一种容错数据流，利用冗余 RNS 纠错码保护计算，以应对模拟加速器中的噪声和误差。

Sep, 2023

Mirage 是一种基于残留数系统（RNS）的光子深度神经网络（DNN）训练加速器，通过将 RNS 和光子学相结合，提供高能效、高精度且能够成功训练与 FP32 训练相媲美的 DNNs，相比系统阵列，平均可实现超过 23.8 倍的更快训练速度、32.1 倍的更低能耗与相当或更好的效率 - 功耗比（EDP）在等能端景下，以及 42.8 倍的更低功率消耗在等面积场景下。

Nov, 2023

本论文将 Winograd 算法扩展到残余数字系统 (RNS)，使用 Winograd 变换和低成本 (如 8 位) 算术，在不降低网络预测精度的情况下，准确地计算大量的滤波器和激活区块上的最小复杂度卷积，减少算术复杂度高达 7.03 倍，对于 3x3 和 5x5 的卷积核，性能提高达 2.30 倍到 4.69 倍。

Jul, 2020

该研究详细分析了使用模拟电阻式存储器（ReRAM）跨栅执行关键矩阵操作以提高加速器性能，并与使用数字 ReRAM 和 SRAM 操作的相关设计进行了比较。结果显示，与类似的数字版加速器块相比，该模拟加速器具有能效更高的优势，并且可以成为进一步架构研究的基础。

Jul, 2017

通过动态定点数编程，将深度神经网络（DNNs）从浮点数向量转换为 8 位定点数，从而实现低功耗和能耗，并增加分类准确性。

May, 2017

该论文提出一种基于 posit 数值格式的 DNN 体系结构及可调精度 FPGA 软核，通过实验结果表明，该体系结构在 8 位或以下的 posit 数值格式下，性能和精度均优于传统的固定位数和浮点数位数格式，提示该方法能够在减小计算资源的同时提高 DNN 的性能。

Dec, 2018

本文提出了一种名为 AnalogNAS 的自动化 DNN 设计框架，目标是部署在模拟内存计算推理加速器上，通过大量的硬件模拟，展示 AnalogNAS 在各种 TinyML 任务上的性能，以及在 64 核 IMC 芯片上实现的模型较 SOTA 模型具有更高的准确性。

May, 2023

本篇论文提出了利用抵抗处理单元（RPU）设备加速深度神经网络（DNN）训练的概念，通过使用 RPU 设备，可以在更短的时间内，使用更少的功耗来完成大规模 DNN 的训练，并且可以实现比现有技术高达 30000 倍的加速因子和 84000 GigaOps /s/ W 的功率效率。

Mar, 2016

本文提出一种在训练阶段复制神经网络加速器 (NNA) 运算符以解决低精度推理引起的性能损失，以此减少用户感知的延迟，并在 270K 小时的英语数据上显示了 5-7％的引擎延迟的改善，节省了高达 10％的句子错误率的降低。

May, 2023

本文研究了 DNN 加速器的逼近计算和容错能力，提出使用逼近算术电路代替昂贵的故障注入检测，并开发了 GPU 模拟方法，同时通过网络故障的传播和掩蔽来实现精细化容错分析

May, 2023