Mar, 2024

所有人工,更少智能:形式验证透视下的 GenAI

TL;DR该研究针对以大型语言模型(LLMs)为动力的再生人工智能(AI)中,用 SystemVerilog 编写的硬件设计的 CWE 进行了形式验证。研究发现,大多数 LLMs 在生成硬件代码时并不知道任何硬件 CWE,因此未考虑其安全风险。该研究揭示了由 LLMs 生成的硬件设计约 60% 存在 CWE 风险,并提供了一个数据集,可用于训练 LLMs 和机器学习算法避免生成 CWE 风险的硬件设计。