Oct, 2018

SCALE-Sim: 系统并行卷积神经网络加速器模拟器

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TL;DR本研究介绍了一种基于可配置的 Systolic 数组的 DNN 加速器模拟器 ——SCALE-Sim，并使用其对视觉、语音、文本和游戏等领域的深度学习内核进行了一系列案例研究，证明了带宽、数据流和纵横比对整体运行时间和能耗的影响，为架构师和 ML 从业者提供了有价值的见解。
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发现论文，激发创造
  • SAFFIRA: 用于评估基于 Systolic-Array 的 DNN 加速器可靠性的框架

    为 Systolic 阵列硬件加速器引入了一种新的层次化基于软件的硬件感知的故障注入策略，以解决可靠性评估的时间效率问题。

    Mar, 2024

  • 深度神经网络加速器故障定位的监视器部署

    为提高深度神经网络加速器的可靠性，本研究在 systolic arrays 中优化硬件监控器的放置，以平衡可靠性和硬件资源利用。实验评估结果显示，在 $256 imes 256$ 的 systolic array 中，定位一个故障的 PE 仅带来 0.33% 的面积开销。

    Nov, 2023

  • SF-MMCN: 低功耗可重构服务器流卷积神经网络加速器

    利用并行结构提出的 SF-MMCN 设计，在面对 CNN 模型中的并行结构时实现了高效的操作和区域利用率，并取得了 76% 的能量节约、55% 的面积节约以及 9.25 倍和 4.92 倍的操作和区域利用效率提升。

    Mar, 2024

  • SCNN：压缩稀疏卷积神经网络加速器

    该论文介绍了一种名为 Sparse CNN 的卷积神经网络加速器体系结构，它可以通过利用 CNN 训练期间的网络修剪所产生的零值权重以及推理期间常见的 ReLU 算子产生的零值激活来提高性能和能源效率，从而减少数据传输和存储要求，并通过一种新型数据流方式有效地传递权重和激活值到乘法器阵列。该加速器在现代神经网络上可以将性能和能源效率分别提升 2.7 倍和 2.3 倍。

    May, 2017

  • 在加速的神经形态底层上实现多功能的尖峰神经网络仿真

    本研究介绍了基于类比神经突触核心和嵌入式微处理器的全新神经形态架构 BrainScaleS-2，并在五个不同实验中证明其高加速度和优越的灵活性。

    Dec, 2019

  • 基于定点计算阵列的 DNN 加速器激活错误可靠性探索

    本文提出了一种全面的方法，用于探索和评估量化对模型准确性、激活故障可靠性和硬件效率的三方面影响。通过各种量化感知技术、故障注入和硬件实现，实现了全自动化的框架，并提出了一种轻量级保护技术，以确保最终基于系统阵列的 FPGA 实现的可靠部署。实验结果表明，量化对可靠性、硬件性能和网络准确性具有重要影响，特别是网络激活中的瞬态故障方面。

    Jan, 2024

  • ASC：深度神经网络自适应尺度特征图压缩

    深度学习加速器的性能受到特征映射大小的限制，提出了一种自适应缩放特征映射压缩技术，通过利用特征映射的独特性质，采用独立通道索引和块状形状，以适应本地相关性，通过可切换的端点模式和自适应缩放插值来优化压缩，并且硬件设计最小化了面积成本，通过调整插值尺度方便硬件共享，实现了 32 倍的吞吐量增加，满足 DDR5-6400 的理论带宽，仅为硬件成本的 7.65 倍。

    Dec, 2023

  • 快速准确的模型缩放

    本文探讨卷积神经网络的扩展策略，指对基础卷积网络进行扩展以赋予其更高的表征能力。作者提出一种快速且简单的复合扩展策略，旨在主要扩展模型的宽度，而稍微扩展其深度和分辨率。实验结果表明，许多扩展策略可以产生类似的精度，但其性能却各异。该研究为在各种计算约束下分析和选择缩放策略提供了框架。

    Mar, 2021

  • Xcel-RAM：高吞吐 SRAM 计算阵列中的二值神经网络加速

    本文提出了一种在 SRAM 阵列内加速二进制卷积的方法，包括基于电荷共享的 XNOR 和 popcount 运算以及在读位线上添加开关实现 SRAM 阵列分段，采用这种方法可以大大改善整个系统的吞吐量和能耗效率。

    Jul, 2018

  • 面向机器学习的扩展性偏差近存储 CMOS 模拟处理器

    本文介绍了一种基于 S-AC 的偏置可扩展的模拟计算电路，其可以用于多种不同功耗和性能需求的机器学习（ML）应用，并且可以在 180nm 的 CMOS 工艺下实现近存储计算、非线性激活、内积计算、数模混合压缩存储等多个功能，同时也证明了电路模块的鲁棒性以及计算精度的影响效果。

    Feb, 2022