通过深度强化学习方法DeepPlace和DeepPR，结合梯度优化和强化学习，编码输入宏单元的全局图层和本地节点层信息的多视图嵌入模型，并通过鼓励探索的随机网络蒸馏方法，有助于解决现代芯片设计过程中的放置和路由问题。

Oct, 2021

本研究提出了一种基于黑箱优化（BBO）框架（称为WireMask-BBO）的宏单元布局方法，通过使用电线掩蔽引导的贪婪过程进行目标评估。该算法在缩短半长度周边线的同时，大大节约了时间，具有在芯片布局方面提高质量和效率的潜力。

Jun, 2023

该研究提出了一种利用Google的电路训练方法(G-CT)的方法，提供了一种基于学习的宏放置器，不仅支持放置矩形案例，而且遵循重要的人类设计原则，实验证明了该框架在实现功耗-性能-面积（PPA）指标上的有效性和与人工干预产生的高质量放置的可比性，并且该方法显示出解决不同宏形状和布局区域的潜力。

Nov, 2023

近年来，神经网络在解决组合优化问题方面取得了快速发展。在本文中，我们提出了NN-Steiner，这是一种新颖的混合神经-算法框架，用于计算矩形斯坦纳最小生成树（RSMT），并展示了其在处理复杂示例方面的泛化性和与现有方法的比较效果。

Dec, 2023

基于片上系统的早期平面布局工具RLPlanner引入了一种新颖的快速热评估方法，利用先进的强化学习方法共同最小化总线长度和温度。RLPlanner结合快速热评估方法，在类似的运行时间内，相比于经典的模拟退火方法HotSpot，平均提升了20.28%的目标优化效果（联合考虑线路长度和温度）

Dec, 2023

我们提出了迷你像素批梯度下降（MPGD）算法，用于优化预测模型在芯片物理设计流程中的收敛速度和效果。实验证明，MPGD在使用CNN或基于图的模型进行各种物理设计预测任务时带来了显著的益处。

Feb, 2024

本研究提出了一种基于GPU加速和OpenROAD基础设施的快速全局布局框架DG-RePlAce，通过利用机器学习加速器的固有数据流和数据路径结构，实现了路由线长度减少10％（7％）和总负预留时间减少31％（34％），并且全局布局速度更快，总运行时间与DREAMPlace相当。实证研究还表明，对于机器学习加速器，相较于RePlAce和DREAMPlace，在后续路由中的改进效果可能超出原始应用。

Mar, 2024

RoutePlacer通过训练RouteGNN（一个自定义图神经网络）来预测布局的可路由性，并在布局过程中实现端到端的可路由性优化，从而减少Total Overflow并提高布线质量。

Jun, 2024

物理设计的核心目标是在芯片画布上放置芯片组件时最小化线长（WL）。我们提出了NeuroSteiner，这是一个神经模型，通过导航成本-准确度前沿的线长估计，将GeoSteiner（一个最优RSMT求解器）简化。NeuroSteiner使用由GeoSteiner标记的合成网络进行训练，减轻了对真实芯片设计进行训练的需求。此外，NeuroSteiner的可区分性允许通过梯度下降进行最小化WL放置。在ISPD 2005和2019年，NeuroSteiner可以获得0.3%的WL误差，同时比GeoSteiner快60%，或者为0.2%和30%。

Jul, 2024

现今大规模的建筑平面图数据集主要包含简单的单户住宅布局，为了弥补现有数据集与真实世界的不匹配，我们开发了《改进的瑞士住宅》（MSD）——第一个包含大量多户住宅布局的大规模建筑平面图数据集。MSD包含超过5.3K中至大型建筑群的平面图，涵盖了超过18.9K个独立公寓。我们验证了现有的建筑平面图生成方法在简单场景中有效，但仍无法无缝应对MSD带来的挑战。我们的基准评估呼吁对建筑平面图机器理解进行新的研究。代码与数据都是开放的。

Jul, 2024