Aug, 2024

大语言模型在高级综合中的有效性研究

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TL;DR本研究针对日益复杂的硬件设计需求，探索大语言模型（LLMs）在高级综合（HLS）过程中的潜力，填补了当前方法的空白。通过对比使用标准HLS工具与LLMs生成的Verilog设计，评估其在性能、功耗和资源利用率方面的影响，提出了LLMs在硬件设计中的应用前景，特别是在人工智能加速、嵌入式系统和高性能计算领域。
发现论文，激发创造
  • ChipGPT：自然语言硬件设计有多远

    本文旨在演示通过大型语言模型与自然语言交互实现高效逻辑设计的自动化设计环境，其中展示了一个基于大型语言模型的四阶段零代码逻辑设计框架，并证明相较于现有工作及单一大型语言模型，ChipGPT提高了可编程性、可控性和设计优化空间。

    May, 2023

  • VerilogEval：用于 Verilog 代码生成的大型语言模型的评估

    该论文提出了一种专门为评估大型语言模型在硬件设计和验证中的Verilog代码生成性能而设计的基准测试框架，演示了预训练语言模型的Verilog代码生成能力可以通过使用LLM生成的合成问题-代码对进行监督微调来提高。

    Sep, 2023

  • 基于先进语言模型的 Verilog 开发：代码综合中的功耗、性能和面积优化

    通过一种创新的框架，本研究探索了高级语言模型在电子硬件设计中的应用，特别关注了Verilog编程的综合和增强；该框架通过初始通过高级语言模型生成的Verilog编程，然后经过两个独立的改进阶段，优化编程的运行效率和语言准确性，并与关键的性能指标进行对齐，从而大幅提升ALMs生成的Verilog编程的质量，展示出ALMs在处理复杂技术领域方面的能力，标志着硬件设计操作的自动化迈出积极的一步。

    Dec, 2023

  • 大型语言模型的硬件加速器调查

    该研究综述了与优化大型语言模型性能和能源效率相关的硬件加速器，涵盖了多种加速器的体系结构、性能指标和能源效率考虑，并为研究人员、工程师和决策者在现实应用中优化大型语言模型的部署提供了有价值的见解。

    Jan, 2024

  • 从英语到ASIC：大型语言模型的硬件实现

    通过优化LLM的核心自然语言模型和重新组织HDL代码数据集，提高生成精确且高效ASIC设计的模型能力，从而简化和加速复杂电路设计的LLM辅助框架，以满足HDL编码的复杂需求并优化ASIC开发流程。

    Mar, 2024

  • 一个用于 Verilog 代码生成的多专家大型语言模型架构

    最近，使用大型语言模型(LLMs)进行Verilog代码生成引起了人们的极大兴趣。然而，现有的方法在生成的Verilog代码质量方面存在一定的局限性。为了解决这些限制，本文介绍了一种创新的基于多专家的LLM架构用于Verilog代码生成 (MEV-LLM)。我们的架构独特地集成了多个LLMs，每个都经过特定的微调，与一个按设计复杂度分级的数据集相对应。它允许更有针对性地学习，直接解决每个类别的Verilog代码生成的细微差别。实验证据突出了在句法和功能正确的生成的Verilog输出百分比方面的显著改进。这些发现强调了我们方法的效力，在通过机器学习实现自动硬件设计领域中有了一个飞跃。

    Apr, 2024

  • 评估面向硬件设计和测试的LLMs

    该研究使用八个代表性基准测试探究了领先技术的对话式大型语言模型在功能和验证目的上生成Verilog的能力和限制。结果表明，大型语言模型在硬件模块的设计和测试中具有潜力，并可朝着全自动数字设计流程的进展迈进。

    Apr, 2024

  • LLM加速、优化和应用的新解决方案

    该研究综述了针对大型语言模型（LLMs）的挑战以及提高系统效率的最新进展和研究方向，包括算法级加速技术、LLM硬件与软件协同设计策略、LLMs加速器编译方法以及利用LLMs辅助电路设计的方法。通过这些工作，旨在为LLMs在各种应用中实现更高效、可扩展的部署铺平道路。

    Jun, 2024

  • MG-Verilog：面向增强LLM辅助Verilog生成的多粒度数据集

    通过提供高质量的硬件数据集和平衡的微调方案，使大型语言模型在硬件设计任务中的表现得到了持续改进。

    Jul, 2024

  • 大型语言模型的硬件加速：全面调查与比较

    本研究解决了大型语言模型（LLMs）加速的技术比较难题，特别是在不同硬件平台之间的公平性问题。论文通过研究各类硬件加速器的框架，并在同一技术基础上对其性能和能效进行外推，以提供更公正的比较。研究结果有助于推动硬件加速器在自然语言处理中的应用和优化。

    Sep, 2024