该论文提出了一种专门为评估大型语言模型在硬件设计和验证中的 Verilog 代码生成性能而设计的基准测试框架，演示了预训练语言模型的 Verilog 代码生成能力可以通过使用 LLM 生成的合成问题 - 代码对进行监督微调来提高。

Sep, 2023

介绍了一个专门用于评估大型语言模型在 VHDL 代码生成任务中性能的全面评估框架，并强调了现有 LLMs 在 VHDL 代码生成中面临的挑战和改进空间。

Jun, 2024

本文提出了用于数字 ASIC 设计的 LLMs 的目标策略，改善了 LLMs 生成 HDL 代码的可靠性和准确性，并详细介绍了一个基于 LLMs 开发的简单三相脉宽调制发生器项目的实际示范，展示了 LLMs 增强数字 ASIC 设计的潜力。

Apr, 2024

将大型语言模型 (LLM) 集成到覆盖指导测试生成 (CDG) 过程中，使用自设计的 Verilog 基准套件，与随机测试比较，实验证明我们的框架在 LLM 的理解范围内优于随机测试，并提出了改进 LLM 理解范围和准确性的提示工程优化。

Jun, 2024

HDLdebugger 是一个 LLM 辅助的 HDL 调试框架，通过逆向工程方法生成 HDL 调试数据、带检索增强的生成式搜索引擎以及带检索增强的 LLM 微调方法，自动化和简化芯片设计中的 HDL 调试。在华为提供的 HDL 代码数据集上进行的综合实验表明，HDLdebugger 优于 13 种前沿的 LLM 基准，在 HDL 代码调试方面表现出卓越效果。

Mar, 2024

本文系统研究了大型语言模型在电子设计自动化领域的应用，分类研究了助理聊天机器人、硬件描述语言和脚本生成，以及硬件描述语言验证与分析三个方面，并强调了未来研究方向，重点关注逻辑综合、物理设计、多模态特征提取和电路对齐等领域。

Dec, 2023

通过利用大型语言模型（LLM）的能力，本文提出了一种基于框架 LLM4DV 的创新性基准测试方法，该方法引入了与 LLM 互动产生测试刺激的提示模板，并提供了四种创新的提示改进来支持流水线执行，并进一步提高其性能。通过与传统的约束随机测试（CRT）进行比较，基于自行设计的三个被测试模块（DUT），实验证明 LLM4DV 能够有效处理直接的 DUT 情景，并利用其基本的数学推理和预训练的知识。尽管在复杂任务设置中其效率有所降低，但相对而言，它仍然优于 CRT。本文中提出的框架和实验中使用的 DUT 模块将在发表后进行开源。

Oct, 2023

本研究探讨了使用自然语言提示生成 SystemVerilog 声明（用于硬件安全），研究了一种流行的大型语言模型的能力，并设计了一个评估框架来生成各种提示并创建基准套件，该套件由真实硬件设计和相应的黄金参考声明组成。

Jun, 2023

介绍了 LLM4SecHW，这是一个利用领域特定的大型语言模型（LLM）的硬件调试新框架。通过收集开源硬件设计缺陷和纠正步骤的版本控制数据，利用精调的中型 LLM 模型，能够准确地识别和修复硬件设计缺陷，实现自动控制硬件质量控制流程。

Jan, 2024

通过优化 LLM 的核心自然语言模型和重新组织 HDL 代码数据集，提高生成精确且高效 ASIC 设计的模型能力，从而简化和加速复杂电路设计的 LLM 辅助框架，以满足 HDL 编码的复杂需求并优化 ASIC 开发流程。

Mar, 2024