通过优化 LLM 的核心自然语言模型和重新组织 HDL 代码数据集，提高生成精确且高效 ASIC 设计的模型能力，从而简化和加速复杂电路设计的 LLM 辅助框架，以满足 HDL 编码的复杂需求并优化 ASIC 开发流程。

Mar, 2024

本文系统研究了大型语言模型在电子设计自动化领域的应用，分类研究了助理聊天机器人、硬件描述语言和脚本生成，以及硬件描述语言验证与分析三个方面，并强调了未来研究方向，重点关注逻辑综合、物理设计、多模态特征提取和电路对齐等领域。

Dec, 2023

该研究使用八个代表性基准测试探究了领先技术的对话式大型语言模型在功能和验证目的上生成 Verilog 的能力和限制。结果表明，大型语言模型在硬件模块的设计和测试中具有潜力，并可朝着全自动数字设计流程的进展迈进。

Apr, 2024

芯片设计即将通过大语言、多模态和电路模型（统称 LxM）的整合而实现革命。在探索这一潜力巨大的令人激动的领域时，社区还必须认真考虑相关的安全风险，并需要建立对使用 LxM 进行芯片设计的信任。首先，我们回顾了普遍使用 LxM 进行芯片设计的最新潮流。我们涵盖了自动化硬件描述语言代码生成、脚本编写和对电子设计自动化工具的重要但繁琐任务的指引，例如设计空间探索、调试或设计师培训。其次，我们提出并初步回答了关于 LxM 驱动芯片设计的关键问题，涉及攻击和防御的安全和可信度方面。

May, 2024

该研究综述了针对大型语言模型（LLMs）的挑战以及提高系统效率的最新进展和研究方向，包括算法级加速技术、LLM 硬件与软件协同设计策略、LLMs 加速器编译方法以及利用 LLMs 辅助电路设计的方法。通过这些工作，旨在为 LLMs 在各种应用中实现更高效、可扩展的部署铺平道路。

Jun, 2024

HDLdebugger 是一个 LLM 辅助的 HDL 调试框架，通过逆向工程方法生成 HDL 调试数据、带检索增强的生成式搜索引擎以及带检索增强的 LLM 微调方法，自动化和简化芯片设计中的 HDL 调试。在华为提供的 HDL 代码数据集上进行的综合实验表明，HDLdebugger 优于 13 种前沿的 LLM 基准，在 HDL 代码调试方面表现出卓越效果。

Mar, 2024

通过使用大型语言模型，本研究考察了如何利用人工智能的最新进展，生成适合初学者理解的编译时综合错误消息的解释，以在数字设计中培养新工程师。

Apr, 2024

使用大型语言模型（LLM）生成代码的可行性进行了讨论，应用于设计 RISC。通过解析、标记化、编码、注意机制、对生成代码的令牌进行采样和迭代等相关步骤进行了回顾。通过测试平台和 FPGA 板上的硬件实现对 RISC 组件的生成代码进行了验证。使用四个度量参数：第一次迭代的正确输出、嵌入在代码中的错误数量、实现代码所需的尝试次数以及三次迭代后无法生成代码的次数，来比较使用 LLM 进行编程的效率。在所有情况下，生成的代码都有显著的错误，总是需要人的介入来修复错误。因此，LLM 可以用于辅助程序员进行代码设计。

Jan, 2024

通过整合大型语言模型（LLMs）到 SoC 安全验证范式中，我们在现有 SoC 安全方案的限制性能、全面性和适应性方面的差距中开辟了新的可能性和挑战，旨在实现更高效、可扩展和可适应的方法。

Oct, 2023

通过自动生成与 Verilog 和 EDA 脚本对齐的高容量高质量自然语言，本研究提出了一种自动化设计数据增强框架，以改善 LLM 在 Verilog 代码生成和 EDA 脚本生成任务中的表现。结果表明，使用我们的增强方法对 Llama2-13B 和 Llama2-7B 模型进行微调在 Verilog 生成任务中有显著改善，并且与当前最先进的开源 Verilog 生成模型相比，Verilog 生成的准确性从 58.8％提高到 70.6％。与 GPT-3.5 相比，我们的 13B 模型（ChipGPT-FT）在 Verilog 生成和 EDA 脚本生成方面具有更好的性能。

Mar, 2024