本文提出了用于数字 ASIC 设计的 LLMs 的目标策略，改善了 LLMs 生成 HDL 代码的可靠性和准确性，并详细介绍了一个基于 LLMs 开发的简单三相脉宽调制发生器项目的实际示范，展示了 LLMs 增强数字 ASIC 设计的潜力。

Apr, 2024

通过优化 LLM 的核心自然语言模型和重新组织 HDL 代码数据集，提高生成精确且高效 ASIC 设计的模型能力，从而简化和加速复杂电路设计的 LLM 辅助框架，以满足 HDL 编码的复杂需求并优化 ASIC 开发流程。

Mar, 2024

通过使用 CIRCUITSYNTH 方法，利用 LLMs 技术自动生成合法电路拓扑结构，可以提高电路的性能和符合设计要求。

Jun, 2024

本文提出了一种名为 AutoCkt 的机器学习优化框架，它能够快速而准确地找到特定目标规格下的电路参数，并通过稀疏子采样技术获取关于整个设计空间的知识。该算法不仅精度高于传统基因算法，而且使用 AutoCkt 设计还能更快地通过 LVS 测试具有版图寄生参数的电路元器件，加快了芯片的设计流程。

Jan, 2020

本文系统研究了大型语言模型在电子设计自动化领域的应用，分类研究了助理聊天机器人、硬件描述语言和脚本生成，以及硬件描述语言验证与分析三个方面，并强调了未来研究方向，重点关注逻辑综合、物理设计、多模态特征提取和电路对齐等领域。

Dec, 2023

通过自动生成与 Verilog 和 EDA 脚本对齐的高容量高质量自然语言，本研究提出了一种自动化设计数据增强框架，以改善 LLM 在 Verilog 代码生成和 EDA 脚本生成任务中的表现。结果表明，使用我们的增强方法对 Llama2-13B 和 Llama2-7B 模型进行微调在 Verilog 生成任务中有显著改善，并且与当前最先进的开源 Verilog 生成模型相比，Verilog 生成的准确性从 58.8％提高到 70.6％。与 GPT-3.5 相比，我们的 13B 模型（ChipGPT-FT）在 Verilog 生成和 EDA 脚本生成方面具有更好的性能。

Mar, 2024

设计工具的运行时间随着芯片设计的复杂性增加而增长，这已成为一个瓶颈。我们提出了一种将网络列表表示为有向超图，并提出了一种用于有效学习（有向）超图的模型，与现有的图学习框架相比，DE-HNN 显著提高了设计优化工具的精确度。

Mar, 2024

提出了一种新颖高效的方法，结合人工设计专家的经验，利用大规模语言模型（LLM）的自然语言和推理能力，以 ReAct 提示为支持，逐步优化细胞布局的性能、功耗和面积（PPA），并调试布线可行性。在 2nm 的顺序标准电池基准上，所提出的方法不仅能够减小平均细胞面积 4.65％，还能够修复布局设计中的可调度性问题。

May, 2024

通过一种创新的框架，本研究探索了高级语言模型在电子硬件设计中的应用，特别关注了 Verilog 编程的综合和增强；该框架通过初始通过高级语言模型生成的 Verilog 编程，然后经过两个独立的改进阶段，优化编程的运行效率和语言准确性，并与关键的性能指标进行对齐，从而大幅提升 ALMs 生成的 Verilog 编程的质量，展示出 ALMs 在处理复杂技术领域方面的能力，标志着硬件设计操作的自动化迈出积极的一步。

Dec, 2023

通过提供高质量的硬件数据集和平衡的微调方案，使大型语言模型在硬件设计任务中的表现得到了持续改进。

Jul, 2024