基于多层摘要的LLM赋能Verilog生成
通过在Verilog数据集上微调现有的Large Language Models（LLMs），我们探索了使用LLMs自动生成高质量的Verilog代码的能力。微调后的开源CodeGen-16B模型在功能正确性上优于最先进的商业GPT-3.5-turbo模型，并在多样化和复杂的问题集中表现出竞争性能，尤其在某些场景下显示了对生成正确Verilog代码的潜力，突出了内部小型LLMs在硬件设计自动化方面的潜力。
Jul, 2023
该论文提出了一种专门为评估大型语言模型在硬件设计和验证中的Verilog代码生成性能而设计的基准测试框架，演示了预训练语言模型的Verilog代码生成能力可以通过使用LLM生成的合成问题-代码对进行监督微调来提高。
Sep, 2023
通过一种创新的框架，本研究探索了高级语言模型在电子硬件设计中的应用，特别关注了Verilog编程的综合和增强；该框架通过初始通过高级语言模型生成的Verilog编程，然后经过两个独立的改进阶段，优化编程的运行效率和语言准确性，并与关键的性能指标进行对齐，从而大幅提升ALMs生成的Verilog编程的质量，展示出ALMs在处理复杂技术领域方面的能力，标志着硬件设计操作的自动化迈出积极的一步。
Dec, 2023
提出了一种基于大型语言模型的Verilog生成框架，该框架细调经过处理的特定领域数据集，通过引导生成辨别器来满足特定设计需求，实现对Verilog的自动化生成和优化，以及在电子设计自动化相关任务中的卓越性能改善。
Feb, 2024
通过自动生成与Verilog和EDA脚本对齐的高容量高质量自然语言，本研究提出了一种自动化设计数据增强框架，以改善LLM在Verilog代码生成和EDA脚本生成任务中的表现。结果表明，使用我们的增强方法对Llama2-13B和Llama2-7B模型进行微调在Verilog生成任务中有显著改善，并且与当前最先进的开源Verilog生成模型相比，Verilog生成的准确性从58.8％提高到70.6％。与GPT-3.5相比，我们的13B模型（ChipGPT-FT）在Verilog生成和EDA脚本生成方面具有更好的性能。
Mar, 2024
最近，使用大型语言模型(LLMs)进行Verilog代码生成引起了人们的极大兴趣。然而，现有的方法在生成的Verilog代码质量方面存在一定的局限性。为了解决这些限制，本文介绍了一种创新的基于多专家的LLM架构用于Verilog代码生成 (MEV-LLM)。我们的架构独特地集成了多个LLMs，每个都经过特定的微调，与一个按设计复杂度分级的数据集相对应。它允许更有针对性地学习，直接解决每个类别的Verilog代码生成的细微差别。实验证据突出了在句法和功能正确的生成的Verilog输出百分比方面的显著改进。这些发现强调了我们方法的效力，在通过机器学习实现自动硬件设计领域中有了一个飞跃。
Apr, 2024
该研究提出了RTL-Repo基准，并通过评估多个先进模型在该基准上的表现，比较了它们在生成复杂RTL项目的Verilog代码方面的性能。RTL-Repo基准为硬件设计社区提供了一个有价值的资源，用于评估和比较大型语言模型在真实RTL设计场景中的性能，并专门为复杂的多文件RTL项目的Verilog代码生成训练大型语言模型。RTL-Repo是一个开源项目，可在Github上公开获取。
May, 2024
本研究解决了大型语言模型（LLM）在数字硬件代码生成中的应用不足问题。通过改进的VerilogEval基准测试，我们引入了故障分析和新提示，扩展了任务支持，显著提高了GPT-4 Turbo在规范到RTL任务上的通过率至59%。研究表明，适当的提示工程对于模型表现至关重要，并且持续推动模型的开发和部署。
Aug, 2024
本研究针对日益复杂的硬件设计需求，探索大语言模型（LLMs）在高级综合（HLS）过程中的潜力，填补了当前方法的空白。通过对比使用标准HLS工具与LLMs生成的Verilog设计，评估其在性能、功耗和资源利用率方面的影响，提出了LLMs在硬件设计中的应用前景，特别是在人工智能加速、嵌入式系统和高性能计算领域。
Aug, 2024