该研究详细分析了使用模拟电阻式存储器（ReRAM）跨栅执行关键矩阵操作以提高加速器性能，并与使用数字 ReRAM 和 SRAM 操作的相关设计进行了比较。结果显示，与类似的数字版加速器块相比，该模拟加速器具有能效更高的优势，并且可以成为进一步架构研究的基础。

Jul, 2017

本文提出了一种在 SRAM 阵列内加速二进制卷积的方法，包括基于电荷共享的 XNOR 和 popcount 运算以及在读位线上添加开关实现 SRAM 阵列分段，采用这种方法可以大大改善整个系统的吞吐量和能耗效率。

Jul, 2018

本文系统地研究了 RRAM-based NCS 的敌对威胁，并提出了两种类型的硬件感知攻击方法，VADER 和 EFI。实验结果表明，我们的硬件感知攻击方法可在极低操作成本的情况下达到近乎 100% 的攻击成功率，同时保持攻击的隐蔽性。

Feb, 2023

本文提出一种名为 TIMELY 的创新性处理内存加速器，通过采用模拟数据局部性、时域接口和仅一次输入读取的映射方法，最大限度地提高了能效，并在能效、计算密度和吞吐量上优于已有的 R$^2$PIM 加速器。

May, 2020

为了解决 SRAM-CIM 的内存容量有限的问题，本研究提出了一种 TL-nvSRAM-CIM 方案，通过使用超高密度的三级 ReRAMs 辅助计算，在可靠的权重恢复以及高能效三元 MAC 运算的基础上实现了更高的存储密度和能效。

Jul, 2023

设计原则和挑战研究了用于深度学习的数据流感知、处理器内存结合的多核平台。

Mar, 2024

介绍了一种在内存计算硬件上训练 ResNet 类型卷积神经网络的方法，并提出了一种基于批标准化参数的补偿技术，可以在映射到 PCM 后实现分类精度高达 93.7％ 的 CIFAR-10 数据集和 71.6％ 的 ImageNet 基准测试的 top-1 精度。

Jun, 2019

通过基于编码的新型数字 MAC 设计，用简单逻辑门替换了乘法器，用宽位表示投射结果，通过逐位加权累积实现加法，从而减小电路面积和提高功耗效率，测试结果表明该设计能够降低电路面积高达 79.63%，减少 DNN 执行功耗最多 70.18%，同时保持良好的神经网络准确性。

Feb, 2024

该研究旨在开发一种新型的计算机架构，将内存增强神经网络（MANN）与计算存储器单元相结合，以实现在高维向量上的模拟内存计算，并使用基于内容的注意机制来处理此计算存储器单元上的数据，并在 Omniglot 数据集上展示出良好的性能来完成少样本图像分类任务。

Oct, 2020

本研究提出了一种通用和统一的框架，通过多级现场生成机制和混合精度基准，实现了高分辨率参数的即时恢复，从而以最小的硬件开销直接将昂贵的内存交易转换为超快的芯片内计算，提高了内存效率 10-20 倍。

Aug, 2021