Nov, 2023

利用高层次综合和大型语言模型生成、模拟和部署均匀随机数生成器的硬件设计

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TL;DR我们提出了一种新的高级综合方法，利用大型语言模型工具生成硬件设计。该方法仅使用开源工具，不包括大型语言模型。通过一个案例研究，我们使用该方法生成了一个具有 wishbone 接口的置换同余随机数生成器设计。我们使用大型语言模型生成的仿真和 Dieharder 随机性测试套件验证了随机数生成器设计的功能和质量。我们记录了案例研究中使用的所有大型语言模型聊天记录、Python 脚本、Verilog 脚本和仿真结果。我们相信，我们的硬件设计生成方法与开源硅 130 纳米设计工具相结合，将彻底改变应用特定集成电路设计。我们的方法大大降低了构建物联网领域特定计算加速器和概念验证原型的门槛，以后可以在更现代的工艺节点进行制造。
high-level synthesishardware designsrandom number generatorsimulationapplication-specific integrated circuit design
发现论文，激发创造
  • VeriGen: Verilog 代码生成的大型语言模型

    通过在 Verilog 数据集上微调现有的 Large Language Models（LLMs），我们探索了使用 LLMs 自动生成高质量的 Verilog 代码的能力。微调后的开源 CodeGen-16B 模型在功能正确性上优于最先进的商业 GPT-3.5-turbo 模型，并在多样化和复杂的问题集中表现出竞争性能，尤其在某些场景下显示了对生成正确 Verilog 代码的潜力，突出了内部小型 LLMs 在硬件设计自动化方面的潜力。

    Jul, 2023

  • 大型语言模型和 ChatGPT 的循环脉冲神经网络的 Verilog 设计

    探索使用大型语言模型（LLMs）自动生成硬件描述代码的潜力，以支持和增强高效的神经形态计算架构的开发，并通过三个案例研究验证其可行性和实施性。

    May, 2024

  • RTLLM: 基于大型语言模型的设计 RTL 生成的开源基准

    我们提出了一个名为 RTLLM 的开源基准，用于生成具有自然语言指令的设计 RTL，并使用一个名为 self-planning 的易于使用但效果显著的提示工程技术来提高 GPT-3.5 在我们提出的基准中的性能。

    Aug, 2023

  • VerilogEval：用于 Verilog 代码生成的大型语言模型的评估

    该论文提出了一种专门为评估大型语言模型在硬件设计和验证中的 Verilog 代码生成性能而设计的基准测试框架，演示了预训练语言模型的 Verilog 代码生成能力可以通过使用 LLM 生成的合成问题 - 代码对进行监督微调来提高。

    Sep, 2023

  • AssertionBench: 用于评估大语言模型的断言生成基准

    使用大型语言模型（LLMs）生成断言的有效性和适用性的定量评估。

    Jun, 2024

  • 超越随机输入：一种基于机器学习的硬件模糊测试

    现代计算系统在硬件作为信任根基上依赖较重。然而，不断增加的复杂性导致了跨层攻击可以利用的安全关键弱点。我们提出了一种新颖的基于 ML 的硬件模糊测试工具 ChatFuzz，它利用类似 ChatGPT 的 LLMs 来理解处理器语言，并通过代码覆盖度度量指标引导输入生成，以此解决现有工具在实际时间范围内无法全面覆盖复杂硬件设计的问题。在测试中，与最先进的模糊测试工具相比，ChatFuzz 在仅 52 分钟内达到了 75% 的条件覆盖率，而后者需要 30 个小时的时间窗口才能达到类似的覆盖率。此外，我们的工具在 130 个小时的时间范围内，仅提供有限的 10 个模拟实例 / 许可证情况下即可达到 80% 的覆盖率。在此期间，共进行了 19.9 万个测试用例，其中 6 千个测试用例与处理器的黄金模型产生了差异。我们的分析发现了 10 多个独特的不匹配之处，包括 RocketCore 中的两个新 bug 和与 RISC-V ISA 模拟器的差异。

    Apr, 2024

  • 评估面向硬件设计和测试的 LLMs

    该研究使用八个代表性基准测试探究了领先技术的对话式大型语言模型在功能和验证目的上生成 Verilog 的能力和限制。结果表明，大型语言模型在硬件模块的设计和测试中具有潜力，并可朝着全自动数字设计流程的进展迈进。

    Apr, 2024

  • 一种可扩展且近乎均匀的 SAT 证明生成器

    该研究论文介绍了一种新的基于随机测试的功能验证方法，该方法在大量的约束条件下能够生成出符合这些条件的测试用例，并提供了经过理论保证且实际上实用的解决方案。

    Apr, 2013

  • 全你所需：通过自动化的设计数据增强框架，通过微调 LLMs 进行芯片设计

    通过自动生成与 Verilog 和 EDA 脚本对齐的高容量高质量自然语言，本研究提出了一种自动化设计数据增强框架，以改善 LLM 在 Verilog 代码生成和 EDA 脚本生成任务中的表现。结果表明，使用我们的增强方法对 Llama2-13B 和 Llama2-7B 模型进行微调在 Verilog 生成任务中有显著改善，并且与当前最先进的开源 Verilog 生成模型相比，Verilog 生成的准确性从 58.8％提高到 70.6％。与 GPT-3.5 相比，我们的 13B 模型（ChipGPT-FT）在 Verilog 生成和 EDA 脚本生成方面具有更好的性能。

    Mar, 2024

  • 零 - shot 下注意力汇聚增强的大型语言模型的 RTL 代码生成

    利用大型语言模型简化硬件设计中的代码生成过程，并探索其在资源受限的问题中的应用能力。

    Jan, 2024