本文系统研究了大型语言模型在电子设计自动化领域的应用，分类研究了助理聊天机器人、硬件描述语言和脚本生成，以及硬件描述语言验证与分析三个方面，并强调了未来研究方向，重点关注逻辑综合、物理设计、多模态特征提取和电路对齐等领域。

Dec, 2023

通过自动生成与 Verilog 和 EDA 脚本对齐的高容量高质量自然语言，本研究提出了一种自动化设计数据增强框架，以改善 LLM 在 Verilog 代码生成和 EDA 脚本生成任务中的表现。结果表明，使用我们的增强方法对 Llama2-13B 和 Llama2-7B 模型进行微调在 Verilog 生成任务中有显著改善，并且与当前最先进的开源 Verilog 生成模型相比，Verilog 生成的准确性从 58.8％提高到 70.6％。与 GPT-3.5 相比，我们的 13B 模型（ChipGPT-FT）在 Verilog 生成和 EDA 脚本生成方面具有更好的性能。

Mar, 2024

本文提出了用于数字 ASIC 设计的 LLMs 的目标策略，改善了 LLMs 生成 HDL 代码的可靠性和准确性，并详细介绍了一个基于 LLMs 开发的简单三相脉宽调制发生器项目的实际示范，展示了 LLMs 增强数字 ASIC 设计的潜力。

Apr, 2024

该研究使用八个代表性基准测试探究了领先技术的对话式大型语言模型在功能和验证目的上生成 Verilog 的能力和限制。结果表明，大型语言模型在硬件模块的设计和测试中具有潜力，并可朝着全自动数字设计流程的进展迈进。

Apr, 2024

HDLdebugger 是一个 LLM 辅助的 HDL 调试框架，通过逆向工程方法生成 HDL 调试数据、带检索增强的生成式搜索引擎以及带检索增强的 LLM 微调方法，自动化和简化芯片设计中的 HDL 调试。在华为提供的 HDL 代码数据集上进行的综合实验表明，HDLdebugger 优于 13 种前沿的 LLM 基准，在 HDL 代码调试方面表现出卓越效果。

Mar, 2024

本文提出一种基于深度学习的 Verilog 自动补全模型的训练框架，该框架通过将通用编程语言预训练模型与类似目标下游任务的数据集集成并进行微调来验证，实验结果表明，该框架相比于从头开始训练的模型，具有更好的 BLEU、ROUGE-L 和 chrF 评分。

Apr, 2023

该论文介绍了一种利用大型语言模型（LLM）在我们的调试 C 编译器（DCC）中生成简单语言的增强型编译器错误解释的方法，通过专家评估，我们观察到 LLM 生成的编译器错误解释在 90% 的编译时错误和 75% 的运行时错误上概念上是准确的，同时新的 DCC 辅助工具已经被学生广泛采用，平均每周有 1047 个独立运行，初步评估显示了使用 LLMs 来补充编译器输出以增强初学者编程教育的潜力。我们将我们的工具作为开源软件提供给社区。

Aug, 2023

通过一种创新的框架，本研究探索了高级语言模型在电子硬件设计中的应用，特别关注了 Verilog 编程的综合和增强；该框架通过初始通过高级语言模型生成的 Verilog 编程，然后经过两个独立的改进阶段，优化编程的运行效率和语言准确性，并与关键的性能指标进行对齐，从而大幅提升 ALMs 生成的 Verilog 编程的质量，展示出 ALMs 在处理复杂技术领域方面的能力，标志着硬件设计操作的自动化迈出积极的一步。

Dec, 2023

通过优化 LLM 的核心自然语言模型和重新组织 HDL 代码数据集，提高生成精确且高效 ASIC 设计的模型能力，从而简化和加速复杂电路设计的 LLM 辅助框架，以满足 HDL 编码的复杂需求并优化 ASIC 开发流程。

Mar, 2024

最近，使用大型语言模型 (LLMs) 进行 Verilog 代码生成引起了人们的极大兴趣。然而，现有的方法在生成的 Verilog 代码质量方面存在一定的局限性。为了解决这些限制，本文介绍了一种创新的基于多专家的 LLM 架构用于 Verilog 代码生成 (MEV-LLM)。我们的架构独特地集成了多个 LLMs，每个都经过特定的微调，与一个按设计复杂度分级的数据集相对应。它允许更有针对性地学习，直接解决每个类别的 Verilog 代码生成的细微差别。实验证据突出了在句法和功能正确的生成的 Verilog 输出百分比方面的显著改进。这些发现强调了我们方法的效力，在通过机器学习实现自动硬件设计领域中有了一个飞跃。

Apr, 2024